在FPGA中处理数据的时候，数据的输入端的时钟和输出端的时钟不一致，亦或者需要将数据进行缓存并且是按照先进先出的方法。缓存可以使用FIFO
工具/原料
modelsim 、quartus
方法/步骤
1
创建IP核
2
FIFO 的读写是否是同一个时钟，一般都是读写的时钟不一致。配置常用的标准位：full，判定是否写满，写满则为1empty,判定FIFO是否为空，空则为1，一般用于判定FIFO内是否有数据usedw,使用fifo的个数clear,复位
3
配置FIFO的运行模式：normal常规模式，输出在rdreq信号之后。show-ahead模式，输出在rdreq之前，rdreq之后为下一个值。
4
配置优化类型：速度/面积
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