a、sio_d在sio_c=1时变低表示开始，其中sio_d变低到sio_c变低，最少100ns。b、sio_d在sio_c=1时变高表示结束，其中sio_c变高到sio_d变高，最少100ns。c、其他时候sio_d都在sio_c=0时才变化； 模块的工作时钟是100MHz，sio_d和sio_c都是输出信号。收到en=1时，产生以下波形，并输出D7~D0和X，D7~D0的值为8'h5a，X值为1。sio_c的频率是1MHz。
工具/原料
1
Quartus II
2
Gvim
方法/步骤
1
首先清楚功能要求和信号列表
2
根据“至简设计法”思路。画出波形，确定计数器加一条件、结束条件，以及其他信号特殊点条件。
3
写出计数器cnt0、cnt1代码
4
写出加一条件flag_add代码
5
写出sio_c代码
6
写出sio_d代码
注意事项
1
按照项目要求，利用计数器八步法完成设计
2
重要是计数器的架构，想尽办法能划分出整齐的计数器架构