首先是DSP Builder的设计流程 下图是基于DSP Builder开发DSP系统的设计流程。首先调用DSP Builder 工具包中的元件构建电路模型。电路模型建立以后再进行系统级的仿真。仿真通过以后运行SignalCompiler 将模型文件转化成RTL级的VHDL代码。转化成功以后，再调用VHDL 综合器进行综合生成底层网表文件。然后调用QuartusII进行编译，QuartusII根据网表文件及设置的优化约束条件进行布线布局和优化设计的适配，最后生成编程文件和仿真文件。生成的POF/SOF FPGA 配置文件用于对目标器件的编程配置和硬件实现。仿真文件主要是用于QuartusII 的门级仿真文件和用于ModelSim的时序仿真文件和VHDL 仿真激励文件，用于实时测试DSP系统的工作性能。
然后就是建模和仿真 在DSP Builder 中调用FIR 数字滤波器IP 核，设置参数：滤波器类型：低通滤波器；截止频率：5E2Hz，采样频率：1E4Hz；滤波器阶数：16；窗函数类型：汉宁窗。滤波器系数如表格所示：如图所示 调用FIR 滤波器IP 核以及DSP Builder 中的相关元件，构建了FIR低通滤波器的仿真模型，如图所示。输入信号频率为200Hz、1000Hz、2000Hz 正弦波和宽带白噪声叠加而成的信号。
仿真以后，此信号经过截止频率为500Hz 的低通滤波器滤波以后，1000Hz 和2000Hz 的高频正弦波均被较好的滤除了。滤波前后的时域波形图如图所示。滤波前后信号的频谱图。可以看出，此16阶的滤波器滤波性能符合要求。 仿真波形图和 滤波前后频谱图
总结 FIR 滤波器的设计与FPGA 高速实现一直是信号处理领域研究的热点，本文利用FIR 有限冲击响应滤波器IP 核，设计了截止频率为500Hz 的FIR 低通滤波器，在Simulink 中建立了仿真模型并进行了仿真。最终在EP2C35F672C8 型号FPGA 上得到了最高响应频率为151.88MHz 的高速FIR 低通滤波器。设计效率和滤波器性能得到了极大的提高。