点特：5 ns的引脚对引脚的逻辑延迟系统频率高达178 MHz的72宏单元1600可用门可在小型封装- 44引脚PLCC （ 34个用户I / O引脚）- 44引脚VQFP （ 34个用户I / O引脚）- 48引脚CSP （ 38个用户I / O引脚）- 64引脚VQFP （ 52个用户I / O引脚）- 100引脚TQFP封装（ 72个用户I / O引脚）优化的高性能3.3V系统- 低功耗工作- 5V容限I / O引脚接受5V， 3.3V ， 2.5V和信号的- 3.3V或2.5V输出能力- 先进的0.35微米特征尺寸的CMOSFastFLASH ™技术先进的系统功能- 在系统可编程- 高级引脚锁定和可布线与快速连接II™开关矩阵- 特宽54输入功能块- 高达90产品方面每个宏单元与个别产品的长期配置- 本地时钟反演三个全球一乘积项时钟- 每个输出引脚独立输出使能- 对所有用户和边界扫描引脚输入迟滞输入- 对所有用户PIN输入总线保持电路- 完整的IEEE标准1149.1边界扫描（ JTAG ）快速的并行编程个别输出摆率控制增强的数据安全特性优良的品质和可靠性- 耐力超过万编程/擦除周期- 20年数据保留- ESD保护超过2,000V用在5V核心XC9572器件引脚兼容44引脚PLCC封装和100引脚TQFP封装
描述该XC9572XL是针对高性3.3V的CPLD曼斯，低电压的领先通信应用阳离子和计算系统。它是由四个54V18功能模块，提供1600可用门与5 ns传播延迟。看图2建筑学概述。
功耗估算在CPLD的功耗可显着变化depend-决于系统频率，设计应用程序，并输出装载。为了帮助降低功耗，每个宏单元在一个XC9500XL装置可用于低功率配置模式（从默认的高性能模式）。此外化，未使用的产品条款和宏单元automati-由软件美云去激活，以进一步降低功耗。对于我一个总概算CC中，下面的等式可使用：ICC（毫安） = MCHP（0.5） + MCLP（ 0.3 ） + MC（ 0.0045毫安/ MHz的）F其中：MCHP=宏单元高性能（默认）模式MCLP=宏单元在低功耗模式下MC =用于宏蜂窝的总数F =时钟频率（MHz）此计算是基于典型的操作条件使用的16位的向上/向下计数器的图案中的每个功能无输出负载模块。实际我CC值变化在设计应用程序，并应在核实正常的系统操作。