仿真报告1EDA多功能数字钟电路图2,24进制电路图3,60进制电路图4verilogHDL校时模块5仿真结果及校时校分（SWM为0，用秒时钟CPS校分；SWH为0，用秒时钟CPS校时）6verilogHDL报时模块7报时结果（59分51秒53秒57秒，报低音；59分59秒，报高音）8verilogHDL时段控制模块9时段控制（6点到18点，灯灭；19点到凌晨5点，灯亮）10计数，译码，显示电路图11仿真结果（0~9）
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