Quartus 与Modelsim 联合调试仿真

Quartus Prime 15.1

ModelSim-Altera 10.4b

新建Quartus设计工程或打开现有工程，并编写好verilog程序，然后进入工程设置，设置simulation，选择ModelSim-Altera，语言为verilog，步长自由设置，我这里设置1ns，点击ok。

编译工程，没有错误就继续。

选择Processing ->Start->Start Test Bench Templated Writer  然后就会生成一个与工程对应的，预置的TB文件，verilog语言的是.vt后缀名。生成的文件在消息窗口有显示，如图。

打开生成的那个.vt的TB文件。

编辑TB文件。这里面的reg eachvec和@eachvec;注释掉。TB文件的书写方法参考网上教程，在这里我简单写一个。因为已经是生成了预设的TB文件，我们可以简单的往里面填写，非常容易。编辑完后点击保存。

复制XX_vlg_tst,进入工程设置，设置simulation。步骤如图。

点击Tools->Start Simulation Tool-> RTL Simulation. 然后就会弹出Modelsim。